дешифрует код на младших линиях адреса Аз-р и выполняет следующие действия: если сигнал I/OW=0, байт с шины данных загружается в адресуемый кодом Аз о регистр; если сигнал I/OR = 0, содержимое адресуемого регистра передается на шину данных. Когда же контроллер управляет системной шиной, т. е. является ведущим, эта же схема генерирует пары сигналов I/OR-MEMW при передаче данных в основную память и I/OW-MEMR при передаче данных в противоположном направлении.

К рассматриваемой схеме относятся следующие сигналы и соответствующие им линии;

I/OR (считывание ввода-вывода) - L-активный сигнал, который в зависимости от состояния контроллера (ведомый - ведущий) может быть входным или выходным. Отрицательный импульс на входной линии I/OR ведомого контроллера считывает на шину данных содержимое внутреннего регистра, а выходной отрицательный импульс ведущего контроллера используется для передачи байта из периферийного устройства на шину данных. Линия I/OR имеет внутренний тристабильный буфер.

1/0W (запись ввода-вывода) -L-активный сигнал, который также может быть входным или выходным. Отрицательным импульсом на входе 1/0W ведомого контроллера байт с шины данных загружается в адресуемый внутренний регистр, а выходной сигнал 1/0W ведущего контроллера записывает байт с шины данных в выбранное периферийное устройство. Эта линия также имеет внутренний тристабильный буфер.

Аз-о -четыре двунаправленные младшие линии адреса. Для ведомого контроллера они являются входными и адресуют один из внутренних регистров, участвующий в операциях записи (программирования) или считывания. Ведущий контроллер выдает на них младшие биты адреса памяти и регистра адреса работающего канале ПДП.

CS (выбор кристалла) - входной L-активный сигнал, определяющий режим ведомого контроллера, когда он воспринимает входные сигналы 1/0W и I/0R. Вход CS ведущего контроллера автоматически запрещается, чтобы при адресации основной памяти контроллер не мог выбрать сам себя. Этот вход подключается к схеме дешифрации адреса.

RESET (сброс) - входной Н-активный сигнал сброса, загружающий нулевой байт в регистр режима контролле-

pa. После действия сигнала сброса до программного разрешения контроллер не реагирует на сигналы DRQ запросов ПДП.

CLK (синхронизация) - входная линия, на которую подаются ТТЛ-сигналы второй фазы системной синхронизации.

Устройство управления с входящими в него регистрами режима и состояния контроллера выполняет действия в необходимой последовательности в передачах ПДП, генерируя требуемые управляющие сигналы и 16-битные адреса основной памяти. С ним ассоциируются следующие сигналы и соответствующие им линии:

A.-. - четыре выходные линии адреса, имеющие тристабильные буферы. На эти линии контроллер выдает соответствующие биты регистра адреса во всех передачах ПДП. Вместе с линиями Аз о определяют младший байт адреса основной памяти. Подключаются к аналогичным линиям шины адреса.

READY (готовность) - входной Н-активный сигнал, обеспечивающий введение состояний ожидания контроллера, если быстродействие основной памяти недостаточно для синхронной работы.

HRQ (запрос ПДП или захват шины) - выходной Н-активный сигнал, который подается на вход HOLD микропроцессора и сигнализирует о необходимости его отключения от системной шины.

HLDA (подтверждение запроса ПДП или захвата шины)-входной Н-активный сигнал от процессора, свидетельствующий, что контроллер может управлять системной шиной.

MEMR (считывание из памяти) - выходной L-активный сигнал, инициирующий считывание из адресуемой ячейки основной памяти в передачах ПДП. Данная линия имеет внутренний тристабильный буфер.

MEMW (запись в память) - выходной L-активный сигнал, определяющий запись в адресуемую ячейку основной памяти в передачах ПДП. Имеется внутренний тристабильный буфер. Выходы MEMR и MEMW соединяются с соответствующими линиями схемы управления системой (системного контроллера).

ADSTB (строб адреса) - выходной Н-активный сигнал, используемый для загрузки старшего байта адреса основной памяти, который КПДП выдает на шину данных, во внешний регистр-защелку.

Автозагрузка-

окончании Расширеннай запись , Циклический приоритет

Флажок ytodufunmm

7g5432/0 AL \tCEw\rp\en3\eni\en,\En\ pmuh

Разрешение Kg

7 6 5 if 3 г 1 0

Разрешение «« Разрешение • Разрешение Kj

Состояний Состояние ТС Кд Состояние ТС Kf Состояние ТС Кг Состояние ТС

Рис. 5-20. Формат регистров режима и состояния

AEN (разрешение адреса) - выходной Н-активный сигнал, который используется для перевода шин адреса и данных и некоторых линий шины управления другими компонентами системы в состояние высокого выходного сопротивления. Подается на входы разрешения выхода ОЕ или выбора устройства DS шинных усилителей-формирователей, связывающих процессор и другие устройства (кроме, разумеется, основной памяти) с системной шиной.

ТС (окончание счета)-выходной Н-активный сигнал, идентифицирующий последний цикл ПДП текущего блока данных. Формируется при достижении нуля (точнее, перехода через нуль) в 14-битном счетчике работающего канала ПДП.

MARK (маркер или метка) - выходной Н-активный сигнал маркера по mod 128. Сигнализирует в периферийное устройство, что текущая передача ПДП является 128-й от момента формирования предыдущего сигнала MARK- Если общее число N передач ПДП кратно 128 (напомним, что в счетчик загружается значение N-1), сигнал MARK появляется при 128-й передаче от начала блока данных.

Форматы регистров режима и состояния контроллера показаны на рис. 5-20. Регистр режима, определяющий общие функции контроллера, программируется после загрузки регистра адреса и счетчика канала ПДП. Он сбрасывается сигналом RESET, что приводит к запрещению использования всех каналов ПДП и предотвращает конфликты на шине при включении питания. Рекомендуется не разрешать работу канала ПДП до загрузки в его регистры ис-